內部數控振蕩器與數字復乘法器相配合，直接完成數字下變頻任務(wù)，省去模擬下變頻中的DA轉換器。后處理部分中累加濾波的級數可自行設計。當選擇外部累加清零時(shí)鐘時(shí)，外部時(shí)鐘周期與器件主時(shí)鐘周期的比為累加濾波的級數；當選擇內部清零時(shí)鐘時(shí)，累加濾波級數可通過(guò)總線(xiàn)設置。輸出滑動(dòng)窗允許用戶(hù)根據輸入信號的大小，選擇合適的8位運算結果輸出。四個(gè)模塊的描述如下：1.微處理接口模塊微處理器通過(guò)該模塊完成器件內部控制寄存器的設置和狀態(tài)寄存器的讀取?！ 统朔ㄆ髂K復乘法器模塊是數字下變頻器的核心。兩路正交信號進(jìn)入模塊后，與數控振蕩器輸出的兩路正交信號完成復乘法運算，其輸出結果為IDAT、QDAT兩路正交輸出信號，其達式為IDAT=IINcos（t）-QINsin（t）QDAT=IINsin（t） QINcos（t）式中=2f0，f0為數控振蕩器的輸出頻率?！ ?bits的輸入信號經(jīng)復乘法器后，產(chǎn)生的結果為17bits信號，17bits信號截短為10bit后送后處理模塊。窄帶模式工作時(shí)，Q通道的輸入接零，器件單通道工作，采樣時(shí)鐘大于8倍的信號帶寬?！ 『筇幚砟K從復乘法器來(lái)的10bits的I、Q信號送到后處理模塊的累加器輸入端。累加器的累加次數可由內部計數器設置，或由外部累加器清零信號控制。累加次數內部設置時(shí)，累加次數為2（N 1），N為累加計數器的值，取07的整數，即允許累加次數為2，4，8，16，32，64，128和256.累加寄存器的輸出為18bits的信號，該信號送滑動(dòng)窗的輸入，通過(guò)滑動(dòng)窗寄存器的設置，取連續8位作為后處理模塊的輸出?！悼卣袷幤髂K器件內部的數控震蕩器為32bits的分辨率，其輸出頻率的計算公式為：f0=fcm232式中：f0為輸出頻率，fc為主時(shí)鐘頻率，m為頻率控制字的值。數控振蕩器模塊編程時(shí)先寫(xiě)入32位頻率控制字的值，然后向一指定單元執行寫(xiě)操作，產(chǎn)生一LOAD脈沖打入頻率控制字。兩次打入頻率字的間隔應大于8個(gè)主時(shí)鐘周期?！」苣_功能描述與微處理器磁粉制動(dòng)器接口的信號線(xiàn)CS：片選信號線(xiàn)，低電平有效RD：讀信號線(xiàn)，低電平有效WR：寫(xiě)信號線(xiàn)，低電平有效RESET：復位信號線(xiàn)，低電平有效A20：微處理器訪(fǎng)問(wèn)的地址總線(xiàn)D150：微處理器訪(fǎng)問(wèn)的數據總線(xiàn)2.輸入信號線(xiàn)IIN70和QIN70：同相與正交輸入信號線(xiàn)，時(shí)鐘的上升沿打入數據。輸入的數據要求為補碼格式，其格式主時(shí)鐘輸入信號線(xiàn)，要求近似為方波，最高40MHzDUMP：外部累加器清零時(shí)鐘，周期大于主時(shí)鐘周期的兩倍MSEL：內、外累加器清零時(shí)鐘的選擇線(xiàn)。 M累加濾波器的編程：寫(xiě)入地址為110H，寫(xiě)入值為07的整數，對應累加次數為2，4，8，16，32，64，128，256，累加次數越高，濾波效果越好。輸出滑動(dòng)窗的設置：設置寄存器的地址為101H，寫(xiě)入值為05的整數，對應輸出位數?！ r(shí)序關(guān)系總線(xiàn)時(shí)序和輸出時(shí)序示。該數字下變頻器由FPGA器件實(shí)現，用戶(hù)可根據實(shí)際要求選擇芯片等級，最高主時(shí)鐘頻率可達40MHz.后處理部分的濾波級數也可以根據具體要求來(lái)設置，從而達到不同的濾波效果?？偠灾?，采用FPGA實(shí)現數字下變頻器不失為一種很好的選擇。聲明：本文為轉載類(lèi)文章，如涉及版權問(wèn)題，請及時(shí)聯(lián)系我們刪除（QQ: 229085487），不便之處，敬請諒解！
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